افتح القائمة الرئيسية
N write.svg
هذه مقالة غير مراجعة. ينبغي أن يزال هذا القالب بعد أن يراجعها محرر عدا الذي أنشأها؛ إذا لزم الأمر فيجب أن توسم المقالة بقوالب الصيانة المناسبة. (سبتمبر 2018)

ريسك - فايف (بالإنجليزية: RISC-V) هي بنية مجموعة تعليمات مفتوحة المصدر تستند إلى مبادئ الحوسبة المحددة ريسك .[1][2]وعلى النقيض من معظم معايير ISA ، يمكن استخدام معيار RISC-V ISA بحرية لأي غرض ، مما يسمح لأي شخص بتصميم وتصنيع وبيع رقائق ريسك-v وبرامتجها بحرية كاملة . في حين أنه ليس أول هيكل مفتوح ISA ، فهو مهم لأنه صمم ليكون مفيدًا في نطاق واسع من الأجهزة. تحتوي مجموعة التعليمات أيضًا على مجموعة كبيرة من برامج الدعم ، والتي تتجنب الضعف المعتاد في مجموعات التعليمات الجديدة. بدأ المشروع في عام 2010 في جامعة كاليفورنيا ، بيركلي ، ولكن العديد من المساهمين هم من المتطوعين وعمال الصناعة خارج الجامعة.لقد تم تصميم جهاز RISC-V ISA مع تطبيقات في العالم الحقيقي صغيرة وسريعة وقليلة الطاقة ،ولكن بدون تصميم معماري أكثر من أجل أسلوب معماري دقيق معين.

ريسك - فايف
المصمم جامعة كاليفورنيا (بركلي)
سنة العرض 2010
مفتوح نعم
السجلات
ريسك-V.jpg
Yunsup Lee holding RISC V prototype chip.jpg

وصلات خارجيةعدل

الموقع الرسمي : https://riscv.org/

على جت هاب : https://github.com/riscv

وصلات داخليةعدل

المراجععدل

  1. ^ "معلومات عن ريسك - في على موقع babelnet.org". babelnet.org. 
  2. ^ "معلومات عن ريسك - في على موقع linkedin.com". linkedin.com. 


 
هذه بذرة مقالة عن عتاد الحاسوب بحاجة للتوسيع. شارك في تحريرها.